FD[15:0]：数据线。FIFOADR[1:0]：选择4个FIFO端点的地址线，外部逻辑控制。Slave FIFO模式的典型操作时序1. 同步Slave FIFO写操作同步Slave FIFO写的标准连接图如图所示。同步Slave FIFO写的标准时序如下。· IDLE：当写事件发生时，进状态1。
· 状态1：使FIFOADR[1:0]指向IN FIFO，进状态2。· 状态2：如FIFO满，在当前状态等待，否则进状态3。· 状态3：驱动数据到数据线上，使SLWR有效，持续一个IFCLK周期，进状态4。· 状态4：如需传输更多的数，进状态2，否则进状态IDLE。状态跳转示意图如图所示假定FX2设定包大小为512字节，当FPGA向FIFO端点中写入的数据达512字节时，FX2硬件自动将已写入的512字节打成一包准备进行传输。
这个动作就和在普通传输中，FX2固件向FIFO端点中写入512字节后，把512这个数写入EPxBC中一样，只不过这个过程是由硬件自动完成的。在这里可以看出“FX2固件不参与数据传输过程”的含义了。外部逻辑只需按上面的时序图所示的时序向FIFO端点中一个一个字节（或字）地写数，写到一定数量，FX2硬件自动将数据打包传输，这一切均不需固件的参与，由此实现高速数据传输。
2. 同步Slave FIFO读操作同步Slave FIFO读的标准连接图如图10.9所示同步Slave FIFO读的标准时序如下。IDLE：当读事件发生时，进状态1。状态1：使FIFOADR[1:0]指向OUT FIFO，进状态2。状态2：使SLOE有效，如FIFO空，在当前状态等待，否则进状态3，状态3：从数据线上读数，使SLRD有效，持续一个IFCLK周期，以递增FIFO读指针，进状态4。
状态4：如需传输更多的数，进状态2，否则进状态IDLE。状态跳转示意图如图所示。3. 异步Slave FIFO写操作异步Slave FIFO写的标准连接图如图所示异步Slave FIFO写的标准时序如下。IDLE：当写事件发生时，进状态1。状态1：使FIFOADR[1:0]指向IN FIFO，进状态2。
状态2：如FIFO满，在当前状态等待，否则进状态3。状态3：驱动数据到数据线上，使SLWR有效，再无效，以使FIFO写指针递增，进状态4。状态4：如需传输更多的数，进状态2，否则进状态IDLE。状态跳转示意图如图所示。4．异步Slave FIFO读操作异步Slave FIFO读的标准连接如图所示。异步Slave FIFO读的标准时序如下。
IDLE：当读事件发生时，进状态1。状态1：使FIFOADR[1:0]指向OUT FIFO，进状态2。状态2：如FIFO空，在当前状态等待，否则进状态3状态3：使SLOE有效，使SLRD有效，从数据线上读数，再使SLRD无效，以递增FIFO读指针，再使SLOE无效，进状态4。状态4：如需传输更多的数，进状态2，否则进状态IDLE。
状态跳转示意图如图10.14所示。FX2的固件程序设计在FX2芯片的固件程序设计中，最关键的就是系统初始化函数TD_Init（void），下面是这个函数的部分代码。//时钟设置CPUCS = 0x12; // 48MHz CLKOUT 输出使能 IFCONFIG =0x43; // 使用外部时钟，IFCLK输入不反向SYNCDELAY; // 同步延迟EP2CFG=0xA0; // 需要设定为4缓冲，每个缓冲区大小为512字节SYNCDELAY;EP4CFG=0x00;SYNCDELAY;EP6CFG=0xE0;SYNCDELAY;EP8CFG=0x00;SYNCDELAY;FIFORESET = 0x80; // 激活 NAK-ALL 避免竞争SYNCDELAY; FIFORESET = 0x02; // 复位 FIFO 2SYNCDELAY; FIFORESET = 0x06; // 复位 FIFO 6SYNCDELAY; FIFORESET = 0x00; // 取消激活 NAK-ALLSYNCDELAY;PINFLAGSAB = 0xE6; // FLAGA 设定为 EP6PF, FLAGB 设定为 EP6FFSYNCDELAY;PINFLAGSCD = 0xf8; // FLAGC 设定为 EP2EF, FLAGD 保留SYNCDELAY;PORTACFG 。
