CPU里的几十亿个晶体管的分工是怎样的？
这个问题需要循序渐进，才能回答清楚，为便于理解，需要多上图片。一颗高性能CPU，其内部的复杂程度堪比一座北上广深这样的一线城市。如果说城市的基础建筑材料是砖头，和钢筋、水泥配合，建成高楼大厦，那么CPU也有基础构成元件，它就是晶体管。当然，上图中的晶体管个子太大，CPU内的晶体管都是纳米级别，模样大不相同（运行原理完全一样），看起来像纱网格子（见下图）：晶体管需要搭配电容、电阻等其它元件，才能完成“开”、“关”动作，对应计算机语言的“0”和“1”，这也是计算机只能读懂“0”和“1”的原因（现在的编程语言被称为高级语言，运行时都需要芯片中的编译器翻译成机器能读懂的0和1组成的语言），实际上所有的运算过程都是数以亿计的晶体管在不断重复“开”、“关”动作。
所有的运算结果，不管是游戏的画面、电影特效还是计算器算买菜钱，都是晶体管不同开关动作组合的结果。晶体管如何和电容搭配？我举DRAM（俗称电脑内存）为例，一个DRAM单元可以存储1比特数据，它由1个晶体管和两个电容组成。见下图。CPU的内部结构要复杂一些，和DRAM的差别在于，DRAM的基本单元（DRAM CELL）结构都是一样的，这也是DRAM拼制造的原因；而CPU内的基本单元的结构并不一样，这样才能组成算术逻辑单元、寄存器、译码器、缓存等部件，最终组成一个CPU内核，由于内部线路复杂，所以CPU既拼制造，也拼设计，比DRAM难度上了一个大台阶。
现代CPU基本都是多核打天下，如下图的至强处理器有10个内核。总之，不管CPU多么复杂，它其实都是晶体管和电容、电阻等纳米级的元件，经过复杂的设计组合，得到不同的部件（算术逻辑单元、寄存器等），再由部件组成CPU内核，多个CPU内核再组成CPU，封装后就成了我们看到的样子。见下图：原创回答，搬运必究。
CPU里都有几十亿个晶体管，万一坏掉几个还能用吗？
在悟空问答上的318个问题，只写接地气的科技内容，欢迎关注。CPU，目前人类能够制造的集成度最高的设备，单位按照纳米计数，坏掉几个如果就不能用的话，难免也太鸡肋了对吧？实际上如今芯片的制造技术已经相当成熟，有各种各样的方式来避免生产上的硬件错误以及出现错误之后的解决方案：材料与制造的严谨首先说生产设备，一旦涉及集成电路，无论是处理器、存储芯片、相机传感器，都需要使用到“光刻机”这个东西，技术有多先进呢？如今能够掌握光刻机技术的国家除了欧美日韩这些发达国家，只剩下中国（比航天、核能掌握的范围还要小）。
世界上顶级的光刻机生厂商只有三家：欧洲的ASML、日本的尼康和佳能，很多人说尼康佳能是买相机赚钱的，一台光刻机价格可以到上亿美元，相机这种东西只是副业（手动狗头）。其次是生产原料，虽然说未来科技发展的核心材料是石墨烯，但是目前还是以多晶硅为主导，想要将多晶硅材料通过光刻机拼成具有规则逻辑的电路，那就需要确保原材料的纯度，目前人类能够造出来最纯的硅材料是12个9（99.9999999999%），过去我们使用在收音机、电视上的芯片，使用的多晶硅纯度至少是6个9，如今使用在手机、电脑这样的芯片中的硅材料，纯度是11个9。
（对比起来所谓999纯金算什么......）最后是生产环节，为了确保不出错误，首先对于样板的打磨（流片）就要3-5次，每次耗时2-3个月，举个例子就是电影《无双》里面，郭富城和周润发为了做出顶级的假币，光是刻板就花了很长的时间，不断修改，最终才能做出与真币一模一样的母版。其次还有工厂的密封，一粒灰尘都不能有，而且建筑周围不能有震动产生，如果修在公路旁边，一辆车开过去引起的细小震动，都可能使加工出的流片出现问题。
错误之后的解决方案即便大家想尽一切办法确保制造环节不出错误，但是并不可能做到百分之百的完美，始终还是会有问题出现，会留下瑕疵，比如说虽然硅原料的纯度很高，达到了11个9，也就是百亿个硅原子中会夹杂着1个其它原子，看起来应该根本不用担心了。但是，我们考虑极端情况，万一好死不死，整个母片上就是有那么几个其它原子分布在一个区域里面，那肯定就会出现问题了。
出现问题，就需要想办法解决了。如果是比较小的问题，比如说A组块其中的一部分出现问题失效了，那么控制器会记录下这部分的地址，以后不再给这部分通电，但是不会影响整个组块的使用，这种方案在存储芯片上使用较多，比如一个班有1个人得流感了，但是不可能整个班都不上课了是吧。如果是比较大的问题，比如说A组块中大部分晶体管都出现了异常问题，那么整个A组块都会被停用，比如一个班有一半人得了流感，那这个班不仅仅是听课，还要全体停课隔离观察。
但是这样缺失的A组谁来替代呢？芯片设计上都会留有冗余结构，就是用来顶替这个问题的。最最极端情况，霉到家了，影响到了整个核心的运作怎么办？那就最简单了，把这个核心关掉不就好了，嗯.......八核心处理器关掉两个不就是六核心处理器么；四核心关掉两个不就是双核心么？坦率的讲，你以为英特尔i7、i5、i3这种级别分类是怎么来的（开个玩笑，哈哈哈）。
据说A11处理器有55亿个晶体管，工程师是如何设计这么多晶体管的？
现在手机SoC芯片的晶体管数量动辄百亿个，“愚公移山”拼体力一秒画一个，根本不可能。现在的高端芯片设计，已经和体力活说拜拜，设计流程分工极细，设计过程自动化程度极高，这样才能避免芯片上市，“黄花菜”都凉了的尴尬。下面以数字芯片为例，为大家简单捋一捋芯片设计的过程。两大流程，SoC芯片设计流程可以分为前端和后端，前端负责逻辑设计、输出门级网表（netlist），后端进行物理设计，输出版图（layout），然后将版图传给芯片厂制造（tapeout）。
顺带说一句为什么传版图给芯片厂叫tapeout。在早期，芯片设计公司都是用磁带（tape）存储芯片版图文件，需要制造时将磁带送到芯片厂，所以叫“tapeout”。这个词一直沿用到现在，即使现在传送版图文件的方式多样化了。说白了，这是芯片文化的反映，和计算机的“bug”叫法一样，最早就是电子管大型机时代，工程师清扫追寻电子管亮光而被烤死的飞虫，排除飞虫导致的电路故障。
后来，“bug"不再指真实世界中的虫子，而是指软件漏洞。说回芯片设计流程。芯片设计两大流程前面说的芯片前端设计，又可细分为行为级、RTL级、门级，行为级描述电路功能，RTL级描述电路结构，门级描述门这一级电路的结构。芯片后端设计是将前端设计产生的门级网表通过EDA工具进行布局布线，以及物理验证，最终产生供芯片厂制造使用的版图文件。
芯片设计版图详细描述了电路结构，即哪些地方该保留，哪些地方该腐蚀，哪些地方是连线。芯片制造厂将版图制作成光学掩膜，即可用光刻机制造芯片。上述过程理解比较费力，可以用熟悉的杂志出版打个简单的比方：前端设计相当于编辑根据选题计划，挑选投稿，编辑处理，并确定哪些稿件排在重要位置（封面文章），哪些稿件仅是填补版面的酱油角色。
后端设计的任务，则是将选好的稿件，排成版面，做成版面图文件，交给印刷厂付印。简单说，芯片前端设计相当于编辑选稿、处理稿件，后端设计相当于版面编辑排版。芯片设计之所以要分前端和后端，主要是因为芯片特别是高端SoC芯片结构太复杂了。实际上，专业分工是否精细是衡量一个行业复杂度的两大重要指标之一，另一个指标就是自动化程度是否高。
芯片设计就是一个高度自动化的行业，从前端到后端，都离不开EDA软件（Electronic Design Automation，即电子设计自动化）。芯片设计公司在DEA软件平台上完成芯片的前后端设计，不需要手工画电路图。EDA主要由美国的Cadence和Synopsys公司提供，两家公司都能提供前端和后端设计软件。
目前国内的芯片设计公司包括华为海思、中兴、展讯等企业，都离不开Cadence和Synopsys公司的EDA软件平台。为什么非得用Cadence和Synopsys的？因为这两家公司在行业发展几十年，EDA软件功能完备、生态完整，好用。那么，如何用EDA软件设计芯片呢？芯片设计七大步，有两步看不到电路第一步，用Verilog编写电路，这个过程是看不到电路图的，就是一堆描述性语言，以代码形式呈现。
第二步，跑数字仿真，用到的工具有VCS或MMSIM等工具。仿真的目的是看写出来的设计能不能正常工作，这个过程也看不到电路，还是一堆源代码。第三步，跑完仿真后，将源代码转换成标准单元电路（Standard Cell）。第四步，用IC-Compiler等工具进行布线，就是把标准单元电路找到对应的位置，用软件进行自动连线，这个过程需要和芯片的制造工艺进行辅助配合。
第五步，再将标准单元电路填入图形，按设计需求连线，形成版图图形。第六步，完成版图后，还不能马上交付芯片厂生产，谁知道那些单元的连线没连好，造成噪音干扰，导致功耗升高、性能降低。为了消灭潜在bug，需要分别进行设计规则验证、和布局与原理图验证。第七步，两大验证通过后，就可以把版图制成GDSII电子文件，交给芯片厂流片（小批量试制）。
第八步，流片后对芯片检测，如果芯片功能正常，符合设计要求，OK，让芯片厂大规模生产。可以看出，芯片整个设计过程共有7个大步骤，全程都通过EDA软件在电脑上完成，不存在工程师手工一个一个画电路图的情形，甚至在前端设计的部分阶段，设计者根本不用考虑晶体管长什么样、有多大，在后端，设计者也不会去数该芯片含有多少晶体管，而由软件自动统计。
CPU中央处理器里面有几十亿个晶体管，用几伏的工作电压，怎么工作啊？
关于这个问题我之前说的不够清楚，误导了问题本身，这次做了修改，希望更容易理解。大家知道有焦耳公式的，是单位时间内电流通过导体产生的热量。芯片也适用，只是芯片是一个超大规模半导体，不是纯导体。可以认为在芯片内部任何一个周期内有一半是开的一半是关的。芯片内部是大规模的开开关关的过程。形成了千万个交叉开关，所以就能根据功耗和芯片体积和制程尺度在单位时间内计算出参与运算的门数量。
门数量就是运算浮点数，也是运算速度。这个算法只是理论值不是绝对精度，绝对精度由操作系统得出。在微观上，千万个门的交叉开关由三维层连接，用时钟线、地址线、控制线具体操作。这三种功能线可以和与门、或门、非门、与非门、或非门、与或非门、异或门等几种组合门电路相互转换。其中最重要的时钟线，可以说这是一次控制多少门数量的深度，我们叫做频率。
即使1v的低电压也远远超过硅(0.5v)制程工艺的电压，泵送电子的速度就是频率。简单说就是把一个晶体管门以极快速度开关直到无法维持门开关的能力，这个频率就是能打开的门电路数量深度。对一个门电路来说开关频率越高时间越短能耗越低，导通时间被微分稀释了，但对一堆门电路来说频率越高开关时间越短能耗就越高。因为导通时间被积分增加了，这就是交叉开关的效应。
这个关系很多人一直未能理解。原因是不了解计算机控制原理。相信我已经说的够简单了，很多人有人喜欢超频，就是提升CPU电压达到的。但是内核电压是有极限的，提高到晶体门开关极限就再无能为力了。电压越高发热量越大，热量造成门失效信号出错CPU不稳定，甚至运算能力不再提高反而下降。所以用提高电压和散热不能解决根本问题，解决问题的办法就是不断减小制程工艺。
用更低的电压驱动更多的门数量。这样功耗就越来越低，但一直减小制程又会出现新的问题，而那么低的电压能开多少层门就牵涉到更专业的知识了 ，材料科学、电子动力学和计算机编码和控制原理，无法一一简答，材料科学和电子动力学在微观上让我们了解到微观的量子特性、工艺问题等。又多了一个量子学。微观尺寸上材料特性工艺和电子穿隧效应难题。
量子隧穿效应说简单点就是电路与电路的距离减小到一定程度时电子会以难以解释的方式运行，突然消失或者凭空出现。这些不可控会使漏电增加，门控制失效，信号出错。太多能耗被浪费在控制电子运动上。发热量增大性能却没啥变化。曾经90纳米时就有人认为已经触碰到物理极限，难以继续发展，没想到如今突破7纳米，摩尔定理都要失效了。
过去的材料主要为硅，然而硅的电子迁移率现已不符需求，为了进一步提升运算速度，寻找新的信道材料已刻不容缓。一般认为，从10纳米以后，III-V族或是硅锗等高电子迁移率的材料将开始陆续登上先进制程的舞台。III-V族的电子迁移率则更胜锗一筹，约为硅的10到30倍，但美中不足的是III-V族的电洞迁移率相当的低。
